74ls00设计半加器,74ls00设计全加器

74ls163,设计六十进制的加法计数器,输入1hz的连续脉冲,进行由00到59
逻辑设计:利用一个解码器完成一个半加器.
8位硬件加法器的设计
自制cmos 集成电路测试仪
【eda实验二】半加器,全加器,8位全加器的设计